가카리의 공부방

흔히 찾을 수 있는 LDO나 일반 레귤레이터의 데이터시트를 보면, 대부분 저런 형태의 모습을 하고 있는 구조를 볼 수 있다. 정전압회로에는 1.기준전압 2.비교기 3.출력단 이렇게 3단계로 크게 분리할수 있습니다. 실제로 저렇게 구성하여 PWM,PFM방식, 스위칭 방식등을 이용해서 Step-up, Step-Down DC to DC Converter를 제작 할 수 있다. 위의 경우 기준전압은 나와 있지 않지만 Vref(Voltage reference)부분으로 기준전압을 인가하면 비교기(opamp)는 두 입력단자(반전입력및 비반전입력)이 똑같은 전압이 되기 위해 출력단(2개의 TR)을 제어하게 됩니다. 그렇게 되면 결국 Vo x R1/(R1+R2) = Vref 가 되는 것입니다. 달리 표현하자면 Vo = V..

1. 바이어스 능동소자인 트랜지스터나 FET를 찌그러짐이 없는 증폭기로 사용하기 위해서는 각 소자에 바이어스를 인가해 주어야 한다. 그 이유는 능동소자들의 전체 정 특성 곡선이 선형이 아닌 비선형 특성을 일부 갖고 있기 때문이다. 즉, 능동소자를 선형증폭기에 이용한다는 것은 특성 곡선상의 선형인 부분을 사용하는 것이다. 따라서 비선형 부분을 제외한 선형 특성인 부분만을 사용하기 위해 능동소자에 입력신호를 가하기 전에 미리 전압이나 전류를 흘려준다. 이것을 보통 바이어스전압, 전류라 한다. 특별한 경우를 제외하고는 거의 모든 능동소자를 사용하기 위해서는 이러한 바이어스전압, 전류를 가해 주어야 한다. 이 항에서는 바이어스의 방법에 대해서 논한다. 능동소자를 동작시키려면 능동소자의 정 특성 곡선상의 선형영역..

컨볼루션 코드화된 심볼은 심볼 반복기(Symbol Repetition)을 통하여 여러번의 반복과정을 통해 모두 19.2Ksps로 통일되어 출력됩니다. 즉 컨볼루션 코드화되기 전의 음성데이터 전송이 9.6Kbps는 반복을 하지 않고(어차피 컨볼루션 코드화 되면 19.2Ksps가 되니까...) 4.8Kbps, 1.2Kbps의 경우에 19.2Ksps가 되도록 반복 쓰기를 합니다. 데이터 전송율을 이렇게 통일시키는 이유가 무엇일까요? 그건 여러개의 데이터 전송율로 계속 처리한다면 시스템에서 4가지의 회로가 필요하기 때문입니다. 데이터 전송율이 모두 한가지(19.2Ksps)로 통일 되었다 해도 그 데이터마다 당초의 음성 데이터 전송율이 얼마였는지를 표시함으로써 전파로 최종 발사시에 출력을 조정할 수 있습니다. 이..

Scan enable에 관련된 사항은 아래를 읽으면 된다. SoC의 시프트 모드에서 듀얼 SE(Scan Enable) 저전력 플롭을 통한 전력 제한 모든 SoC는 제조상 결함을 감지하기 위해 설계에 스캔 체인을 사용한다. 테스트용으로 설계된 스캔 체인은 칩의 순차적 소자를 연속적인 순서로 연결한다. SoC에 점점 더 많은 기능이 통합됨에 따라, SoC 내의 총 플롭(순차적 소자)과 조합 로직 수도 증가되고 있다. 스캔 시프트 단계 동안에는 모든 플롭과 함께 조합 로직이 완전한 SI(shift-in) 및 SO(shift-out) 단계 동안 토글되고, 피크 전력이 허용 한계를 초과하면 시프트 데이터가 손상될 수 있으며 의사 실패(pseudo fail)로 인해 칩 수율이 영향을 받게 되므로 피크 전력이 중요한..

시스템 IC 설계에서 말하는 IP(Intellectual Property) 는 재이용 가능한 기능블록을 지칭하며 하드웨어 또는 소프트웨어 기능블록을 의미합니다. 재이용 가능한 하드웨어 기능블록을 하드웨어 IP, 재이용 가능한 소프트웨어 기능블록을 소프트웨어 IP라고 합니다. 예를 들면, 프로세서, RAM, ROM 등의 기능블록은 하드웨어 IP이고, ARM 프로세서 상에서 실행 가능한 mp3 소프트웨어는 소프트웨어 IP입니다. 하드웨어 IP는 형태에 따라 소프트(Soft)IP, 펌(Firm)IP 및 하드(Hard)IP의 3가지로 분류할 수 있다. 1) 소프트 IP 소프트 IP란 일반적으로 하드웨어 기술언어로 쓰여진 논리 합성 가능한 설계 자산하드웨어 기술 언어는 VHDL과 Verilog 등이 이용되며, 합..

ASIC 또는 FPGA에서 delay, skew, slack, slew등의 용어가 자주 나오고 있습니다. 모두 타이밍에 관한 특성 값들이지만, 서로 어떻게 다른 지 개념을 잡고 있는 것이 중요할 것 같습니다. 1. Delay ASIC 또는 FPGA에서 발생하는 지연(delay)은 흔히 이야기 하는 [딜레이]가 맞습니다. [DELAY] = [CELL_DELAY] + [NET_DELAY] 여기서 CELL은 "AND", "OR", "D-FlipFlop"등의 셀을 의미하고, NET은 이들을 연결하는 (구리)Wire를 의미 합니다. CELL_DELAY는 전자의 이동속도 등과 관련이 있습니다. CELL_DELAY는 아래 그림과 같이 세숫대야 모델(?)로 이해 할 수 있습니다. 세숫대야를 CELL로 봅니다. 대야속의..

우선 순위가 가장 높은 것을 먼저 실행한다. 다음은 진리표입니다. 위처럼 A가 1이 나오면 무조건 Y1이 1이 되고 A가 0인데 B가 1이면 C가 뭐가되건 상관없이 Y2가 1이 된다. 이런식으로 입력값에 순위가 A > B > C로 매겨져 있는 인코딩 회로를 말한다.