Scan enable에 관련된 사항은 아래를 읽으면 된다.

 

SoC 시프트 모드에서 듀얼 SE(Scan Enable) 저전력 플롭을 통한 전력 제한

 

 

모든 SoC 제조상 결함을 감지하기 위해 설계에 스캔 체인을 사용한다. 테스트용으로 설계된 스캔 체인은 칩의 순차적 소자를 연속적인 순서로 연결한다. SoC 점점 많은 기능이 통합됨에 따라, SoC 내의 플롭(순차적 소자) 조합 로직 수도 증가되고 있다. 스캔 시프트 단계 동안에는 모든 플롭과 함께 조합 로직이 완전한 SI(shift-in) SO(shift-out) 단계 동안 토글되고, 피크 전력이 허용 한계를 초과하면 시프트 데이터가 손상될 있으며 의사 실패(pseudo fail) 인해 수율이 영향을 받게 되므로 피크 전력이 중요한 문제이다. 문서에서는 시프트 단계 동안 조합 로직 토글을 게이트하며 설계의 피크 평균 동적 전력을 절감하는 플롭 설계를 제시한다.

 

 

 

scan logic에 관해서 자세한 내용을 보고 싶으면 다음 파일을 다운로드

 

 

Scan logic에 관한 설명.pdf

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