하드웨어 설계 21

Chapter 6 Defining the Design Environment

Design Compiler User Guide Chapter 6을 제가 읽으면서 정리한 내용입니다. • Defining the Operating Conditions • Defining Wire Load Models • Modeling the System Interface • Setting Logic Constraints on Ports • Specifying Power Intent • Support for Multicorner-Multimode Designs Defining the Operating Conditions Operating Conditions에는 다음 3가지가 있다. 1. 온도 변화 2. 공급 전압 변화 3. 공정 변화 대부분의 techonology library에는 미리 정의된 opera..

IC설계에서 IP란 무엇인가?

시스템 IC 설계에서 말하는 IP(Intellectual Property) 는 재이용 가능한 기능블록을 지칭하며 하드웨어 또는 소프트웨어 기능블록을 의미합니다. 재이용 가능한 하드웨어 기능블록을 하드웨어 IP, 재이용 가능한 소프트웨어 기능블록을 소프트웨어 IP라고 합니다. 예를 들면, 프로세서, RAM, ROM 등의 기능블록은 하드웨어 IP이고, ARM 프로세서 상에서 실행 가능한 mp3 소프트웨어는 소프트웨어 IP입니다. 하드웨어 IP는 형태에 따라 소프트(Soft)IP, 펌(Firm)IP 및 하드(Hard)IP의 3가지로 분류할 수 있다. 1) 소프트 IP 소프트 IP란 일반적으로 하드웨어 기술언어로 쓰여진 논리 합성 가능한 설계 자산하드웨어 기술 언어는 VHDL과 Verilog 등이 이용되며, 합..

Chapter 7 Defining Design Constraints - Part 2

Design Compiler User guide 챕터 7 두번째 파트 입니다. 분량이 많아서 포스트 2개로 나눴습니다. Propagating Constraints in Hierarchical Designs hierarchical designs은 subdesigns을 가지고 있는데 이 경우에 constraint를 up 또는 down으로 전달할 수 있다. 1) Characterizing 특정한 셀 인스턴스의 contraints를 캡쳐하고 디자인에 셀이 연결된 정보를 할당한다. 2) Modeling chararterized된 디자인을 library cell로 만든다. 3) Propagating constraints up the hierarchy clocks, timing exceptions, 그리고 disab..

Chapter 7 Defining Design Constraints - Part 1

다음의 내용은 synopsis Design Compiler User guide를 번역해보았습니다.. Chapter 7 Defining Design Constraints 목차 • Design Compiler Constraint Types • Design Rule Constraints • Optimization Constraints • Managing Constraint Priorities • Reporting Constraints • Propagating Constraints in Hierarchical Designs Design Compiler Constraint Types Design Compiler가 최적화시 2가지 타입의 constraint를 쓴다. 1. Design rule constraints ..

ASIC Clock delay, Clock skew, Clock slack, Clock slew의 차이

ASIC 또는 FPGA에서 delay, skew, slack, slew등의 용어가 자주 나오고 있습니다. 모두 타이밍에 관한 특성 값들이지만, 서로 어떻게 다른 지 개념을 잡고 있는 것이 중요할 것 같습니다. 1. Delay ASIC 또는 FPGA에서 발생하는 지연(delay)은 흔히 이야기 하는 [딜레이]가 맞습니다. [DELAY] = [CELL_DELAY] + [NET_DELAY] 여기서 CELL은 "AND", "OR", "D-FlipFlop"등의 셀을 의미하고, NET은 이들을 연결하는 (구리)Wire를 의미 합니다. CELL_DELAY는 전자의 이동속도 등과 관련이 있습니다. CELL_DELAY는 아래 그림과 같이 세숫대야 모델(?)로 이해 할 수 있습니다. 세숫대야를 CELL로 봅니다. 대야속의..

Chapter5 Working With Desings in Memory Part2

Chapter5 Working With Desings in Memory Part2 Chapter5는 내용이 많아서 2개로 나눴습니다. linking designs set search_path "$search_path libs cons .." set link_library "* tcbn65lpvtwc.db" linking 과정 1. 현재 디자인에서 무슨 라이브러리 컴포넌트를 썼는지 결정한다. 2. link 라이브러리에서 사용된 라이브러리 컴포넌트가 있는지 찾는다, è 첫 번째로 local_link_library 명령어를 쓴 라이브러리부터 찾는다. è 두 번째로 ‘*’가 있으면 메모리에 이미 올려져있는 라이브러리부터 찾는다 è 마지막으로 link_library 명령어를 쓴 라이브러리에 찾는다. 3. 2번 과..

Chapter5 Working With Designs in Memory Part1.

5. Working With designs in memory Design Compiler chapter 5를 요약한 내용입니다. Design Terminology 1. Flat Design contain no subdesigns and have only one structural level. 2. hierarchical designs contains one or more designs as subdesigns. hierarchical design 예제 Design Objects의 종류 design 디자인은 인스턴스, 넷, 포트 핀으로 구성되있는 것을 말한다. REFERENCE 디자인의 라이브러리 컴포넌트이다. 단순한 로직 게이트부터 RAM 이나 CPU같은 복잡한 로직도 포함한다. Instance or C..

Chapter4 Working With Libraries

Technology Libraries Technology libraries contain information about the characteristics and functions of each cell provided in a semiconductor vendor’s library. Implementing the design function Technology libraries는 최적화할때 target libraries로 매핑을 한다. target libraries는 넷리스트나 design 동작 조건 같은 cell을 포함한다. Resolving cell references synthesis 과정 중 linking 할 때 reference를 link libraries에 연결한다. Calculationg..

Chapter3 Preparing Design Files for Synthesis.

Organizing the Design Data. Establishing and adhering to a method of organizing data are more important than the method you choose. Partitioning for Design Reuse Design reuse decreases time to market by reducing the design, integration and testing effort. Thoroughly define and document the design interface. Standardize interfaces whenever possible. Parameterize the HDL code. Keeping Related Comb..

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